AMD-patent toont interconnect-chiplet met cache voor GPU's

0 reacties

Begin dit jaar kwamen er een patent van AMD online dat een systeem voor gpu-chiplets beschreef. Het ontwerp moet de latencyproblemen die het inzetten van gpu-chiplets veroorzaken oplossen. De chipontwerper lijkt een stap verder te willen gaan. Een nieuw patent toont namelijk het concept om een 'actieve brug-chiplet' te gebruiken voor videochips.

De chiplet moet een interconnect tussen verschillende compute-chiplets vormen. AMD toont ontwerpen met twee en met drie compute-chiplets, hoewel het in principe mogelijk zal zijn om meerdere chiplets te gebruiken. Het vorige patent toonde een passieve interconnect met vier die's. Daarbij zat de cache nog op dezelfde chip als de gpu-cores.

Het nieuwe patent dat op 27 september 2019 is aangevraagd (en op 1 april openbaar is gemaakt) toont een ontwerp voor een actieve die-to-die interconnect, waar ook een last-level cache (llc) in is verwerkt. AMD heeft in zijn tot nu toe aangekondigde RDNA 2-producten een 'Infinity Cache' verwerkt, dat als een L3-cache functioneert. Het zorgt ervoor dat de geheugenbus minder breed hoeft te zijn en het beperkt het stroomverbruik.

De nieuwe techniek zal hiermee vergelijkbaar zijn, hoewel het niet duidelijk is of het specifiek voor gamingproducten of voor gpu's voor datacentra is bedoeld. Vorige week ontdekten we dat de eerstvolgende Instinct-accelerator niet voorzien zal zijn van een dergelijk grote cache. Volgens andere geruchten zou bepaalde RDNA 3-producten de eersten zijn die gebruikmaken van chiplets.

Bron: FreePatentsOnline

« Vorig bericht Volgend bericht »
0
*