Vergeet PCI Express 4.0 maar — eerste PCIe 6.0-controller en PHY is al klaar

20 reacties

Pcie 4.0 nog relatief jong is met zijn introductie in 2017, toch is er met pcie 5.0 al een opvolger. De eigenschappen van versie vijf zijn in de zomer van 2019 al officieel vastgelegd, maar de plannen voor pcie 6.0 liggen óók al op tafel. Synopsis heeft aangekondigd de eerste chip te hebben die gereed is voor integratie in producten.

De specificatie is nog niet officieel afgerond, dat moet in de loop van dit jaar nog gaan gebeuren. Synopsys heeft een controllerchip voor pcie Gen 6 en voorgaande standaarden en een bijbehorende physical layer (phy) ontwikkeld. Hij kan nu worden geïntegreerd in producten die gebruik zullen maken van de nieuwe pcie express-standaard. Het ontwerp is geschikt voor productieprocessen van 5nm-klasse.

De controller ondersteunt de native Synopsys-interface en de optionele Arm amba 5/4/3 axi-applicatie-interface. Zoals de specificatie vereist kan hij overweg met 64 gigatransfers per seconde per pin, deze specifieke chip is ontworpen voor 16 lanes. Dat betekent dat hij tot 128 GB/s aan doorvoersnelheid kan verwerken, in twee richtingen. De totale doorvoersnelheid is dus maximaal 256 GB/s. Dat is een verviervoudiging ten opzichte van de 64 Gb/s van pcie 4.0.

Een andere eigenschap van pcie 6.0 is pulse amplitude modulation met vier niveau's (ook wel pam4), waardoor er geen extreem hoge frequenties vereist zijn voor deze snelheid. Er is ondersteuning voor forward error correction, en Synopsys' eigen dsp-algoritmen optimaliseren analoge en digitale equilization waardoor het verbruik zo'n 20% lager is tussen chips en via riser cards en pcb's. Vermoedelijk zullen we de standaard niet snel zien in consumentenhardware, daar zal deze gigantische hoeveelheid doorvoersnelheid niet snel voor nodig zijn. Het is voornamelijk nuttig voor high performance computing en andere datacentrumtoepassingen.

Bron: Synopsis

« Vorig bericht Volgend bericht »
0