AMD-762 en VIA 686B incompatible!

7 reacties

Per toeval werd Hardwareinfo.net via een betrouwbare opmerkzaam gemaakt op een document van AMD (juni 2001) waarin AMD uitlegt dat de AMD-762 system controller en de VIA 686B south bridge niet compatible zijn. Er doen zich twee problemen voor:

  • bij suspend-to-RAM in combinatie met registered DDR kan er data-corruptie optreden
  • en er kan data-corruptie optreden omdat data bedoelt voor de APIC (Advanced Programmable Interrupt Controller, op de south bridge) nog steeds in het write-buffer op de north bridge zit, terwijl de processor dit al op de goede plek verwacht. Deze krijgt dus 'oude' data terug.



    Voor de liefhebbers, hier een stuk uit het document:
    (...)This requires that all hardware interrupts be connected to the IOAPIC, and that the IOAPIC be connected to the processor’s local APIC. The communication between the IOAPIC and the local APIC occurs over a separate sideband bus. A comparison of this configuration to the traditional PIC configuration is shown in Figure 1 on page 3. Operation with the IOAPIC and the local APIC requires all of the Northbridge’s posted write-buffers to be properly flushed to coherent memory before the IOAPIC sends an interrupt message to the processor. This is required to prevent potential data coherency problems that may result when the processor receives an interrupt and reads stale data because the data most recently written by the PCI Bus master still resides in a posted write-buffer in the Northbridge. Non-APIC implementations do not have the potential for this problem because the processor’s interrupt acknowledge cycle that traverses the PCI Bus is serializing in nature, thus all posted-write buffers are flushed before the processor reads memory in the interrupt service routine.(...)

    Deze incompatibiliteit komt de naam van de VIA 686B niet ten goede, zeker met deze bug nog vers in het geheugen.

    « Vorig bericht Volgend bericht »
  • 0
    *