[Pro] Intel onthult Ice Lake-SP: efficiëntie met Sunny Cove op 10nm+

7 reacties

Intel heeft op Hot Chips zijn Ice Lake-SP-chips onthuld. In tegenstelling tot de eerdere Xeon Scalable-productlijnen, waaronder de Cooper Lake-chips die het in juni heeft geïntroduceerd, zijn de nieuwe Ice Lake-serverchips geschikt voor moederborden met één of twee sockets.

De cpu's passen op moederborden met codenaam Whitley en worden gemaakt op Intels 10nm+-procedé, de generatie die zich vóór de 10nm SuperFin-technologie bevindt. SuperFin moet onder andere terechtkomen in Intel Tiger Lake-chips. Ice Lake-SP heeft tot 28 cores, net als de voorgaande producten. Volgens de fabrikant zijn er grote verbeteringen gemaakt in de 'balans' in de chips, wat voor een hoger prestatieniveau per chip en een hogere doorvoersnelheid moet zorgen voor alle soorten workloads.

Er wordt gebruikgemaakt van Sunny Cove-cores, die ten opzichte van de Skylake-cores in Cascade Lake voor een 18% hogere instructies per clock moeten zorgen. De verbeterde branch predictor, een 'breder en dieper' ontwerp voor het verdelen van taken en de grotere L2-cache (van 1 MB naar 1,25 MB per core) moeten hierbij het grootste verschil maken.

Helaas hebben we geen informatie over kloksnelheden van de 10nm+-node voor de toekomstige serverchips en ook over het stroomverbruik weten we nog erg weinig. Wel moeten de chips efficiënter zijn geworden. Er is namelijk een extra circuit dat Intel het 'power management sideband fabric' noemt, dat naast de 'general purpose sideband fabric' aanwezig is en specifiek is bedoeld om de verschillende cores en andere onderdelen zo efficiënt mogelijk met elkaar te laten communiceren. Het mesh-netwerk waar dit in zit verwerkt is verder uitgebreid van zes bij drie rijen met infrastructuur tussen de onderdelen naar zeven bij drie rijen.

 Voor Ice Lake-SP is er wél ondersteuning voor pcie 4.0, iets dat we tot nu toe niet hebben gezien met Intels cpu's. Voor de desktop wordt pcie 4.0 vanaf Rocket Lake verwacht, vermoedelijk zal deze generatie ongeveer gelijktijdig met Ice Lake-SP verschijnen. Het is nog niet bekend om hoeveel pcie-lanes het in totaal gaat, het lijkt er wel op dat alle lanes overweg kunnen met pcie 4.0. AMD zit met zijn Epyc Rome-producten momenteel op 128 lanes.

Verder is het aantal geheugenkanalen ten opzichte van Cascade Lake vergroot van 6 naar 8 stuks, waardoor ze bovendien beter verdeeld zijn over de die. Voorheen ging het om segmenten met drie kanalen, nu zijn het er twee per controller. De ondersteunde ddr4-snelheden zijn niet bekend, wel moet het om 'hoge snelheden' gaan. Optane-200 dcpmm-dimm's worden ook ondersteund. Middels Intel total memory encryption kan het ram volledig worden versleuteld aan de hand van een aes-xts-sleutel van 128-bit. Dit is in te stellen via de bios, en de sleutel is niet via de bios of vanuit software te verkrijgen. Ook is de geheugenbandbreedte sterk verbeterd zonder de latency sterk te verhogen. Intel noemt hogere cijfers voor bandbreedte tussen de 43% en de 89%.

Eén van de nadelen waar de bestaande Xeon Scalable's last van hebben is de lagere kloksnelheden zodra complexere instructies met bijvoorbeeld groottes van 256-bit en 512-bit worden gebruikt. Dit moet enigszins zijn opgelost, zo zijn bijvoorbeeld niet alle avx-512-instructies zó intensief dat het stroomverbruik significant hoger wordt. Nieuwe manieren van monitoren moet dit probleem oplossen.

Bron: Anandtech

« Vorig bericht Volgend bericht »
0
*