TSMC's 5nm-proces heeft 84% grotere dichtheid dan 7nm

20 reacties

TSMC heeft op de IEDM-conferentie aangegeven dat zijn 5nm-proces maar liefst een 84% grotere dichtheid heeft dan een vergelijkbaar product op 7 nm. Het bedrijf begint binnenkort met massaproductie op deze nieuwe node, die flink gebruikmaakt van euv.

De vergelijking wordt gemaakt tussen 7 nm zónder euv, gezien het 5nm-procedé daarvoor de opvolger is. Op 5 nm wordt voor meer dan tien lagen euv ingezet, waardoor een indrukwekkend verschil ontstaat. WikiChip laat het zien in het aantal transistors per vierkante millimeter. Bij 7 nm waren dat er 91,2 miljoen, maar op 5 nm is dat bijna een verdubbeling naar 171,3 miljoen.

Belangrijker dan het kale aantal transistors is echter hoe het nieuwe proces presteert. Samen met de andere chiponderdelen zou een soc zo'n 35 tot 40 % kleiner worden. Dit betekent dat er meer chips uit een wafer gehaald kunnen worden en de kosten daardoor (op lange termijn) dalen. Daar komt bij dat ze zuiniger én sneller zijn. Bij gelijke prestaties is het verbruik zo'n 30% lager, of met hetzelfde verbruik 15 % sneller.

De verwachting is dat de massaproductie in april/mei van start kan gaan. In het najaar worden de eerste producten verwacht met 5nm-hardware aan boord. Een van de grootste klanten is Apple, waarvan in september de nieuwe toestellen verwacht worden.

Bron: WikiChip

« Vorig bericht Volgend bericht »
0