Afgelopen maandag kregen we te horen dat TSMC erg enthousiast is over zijn 5nm-procedé. Anandtech's Ian Cutress schreef nadat dat nieuws bekend werd dat de genoemde yield van 50% niet klopt, mogelijk door door een misinterpretatie, en dat hij een artikel aan het schrijven was over de 'echte' cijfers. Inmiddels staat dit artikel online, waarin interessante informatie staat.
De yields van een sram-testchip van 256 Mb op 5nm, een procedé dat gebruikmaakt van euv en nu in risk production zit, zouden gemiddeld rond de 80% liggen. Maximaal zouden de yields rond de 90% liggen. Beide cijfers zijn zeer hoog, zeker voor een node die nog niet eens in massaproductie zit. Het maakt gebruik van TSMC's vijfde generatie FinFET-technologie, en dankzij het gebruik van euv op nu meer dan tien lagen is het aantal stappen dat benodigd is voor de productie van een complexe chip significant gereduceerd. Voorheen werd er voor 'een aantal belangrijke lagen' gebruik gemaakt van euv.
TSMC claimt dat de transistordichtheid ten opzichte van een 7nm-procedé is toegenomen met een factor 1,84. Daarbij moeten de transistors in de testchip tot 15% beter presteren of tot 30% minder stroom verbruiken. In de eerste helft van 2020 zal het proces gebruikt kunnen worden voor massaproductie, dergelijke chips moeten dan in de tweede helft van volgend jaar terechtkomen in producten.
De foundry heeft twee chips: de genoemde sram-chip en een tweede chip die sram, i/o en processorcircuits bevat. De sram-chip heeft bewezen om te kunnen gaan met zowel high current- als high density-cellen. De chip die onderdelen combineert heeft op 30% van het oppervlak sram-cellen en 60% logic, de overige 10% is bedoeld voor i/o. De sram-cellen met een hoge dichtheid hebben een oppervlakte van 21.000 vierkante nanometer. Anandtech heeft uitgerekend dat deze cellen met een hoge dichtheid in totaal een grootte op de die van 5,376 vierkante millimeter hebben, als er uit wordt gegaan van een oppervlak van 30%. De gehele chip moet dan een formaat hebben van 17,92 vierkante millimeter. Volgens een yield-calculator moet de defect rate dan rond de 1,271 per vierkante centimeter. Ter vergelijking; een (veel grotere) Zen 2-chiplet met processorcores moet bij deze defect rate een yield hebben van slechts 41%. De yield is namelijk afhankelijk van de chipgrootte, des te groter de chip, des te lager de yields.
Ook opvallend is dat het volgens Wikichip voor zijn 7nm-procedé op het ARM TechCon in oktober heeft aangegeven dat de defect rate slechts 0,09 bedraagt.
Bron: Anandtech
