Nu het ontwerp van Zen 3 klaar is beginnen middels geruchten de mogelijke specificaties steeds meer vorm te krijgen. AMD liet op een conferentie voor High Power Computing al doorschemeren dat de komende Milan-processors géén vier threads per core krijgen, en ook het totaal aantal rekenkernen zou gelijk blijven. Vrijdag is er in ieder geval één lichtpuntje opgedoken; de architectuur moet onder andere een verbetering van de ipc of (instructions per clock) van '1x%' krijgen.
Dat zou betekenen dat de procentuele verbeteringen minimaal 10% en minder dan 20% zouden zijn. Inmiddels is de post verwijderd van het forum, maar de techsite RedGamingTech heeft een screenshot kunnen maken, en het heeft aan zijn eigen bron gevraagd of het percentage tussen de 5 en 8% ligt. De bron antwoordde daarop dat het percentage hoger ligt, meer dan 10% is dus goed mogelijk.
De Chiphell-gebruiker heeft ook verklaard dat de frequenties van de engineering samples met 100 tot 200 MHz toe zijn genomen, het is aannemelijk dat dit ten opzichte van de chips die in de winkels liggen is. Het is ook nog niet duidelijk of dit komt door een verbeterd 7nm-procedé van TSMC of door een verbeterde clock mesh in de processorarchitectuur.
Concurrent Intel zou van plan zijn om avx512 toe te voegen aan de komende Tiger Lake-chips, een feature die tot nu toe slechts aanwezig is op de zakelijke Xeon-processors. AMD's Zen 3 gaat deze instructieset niet ondersteunen, als we de Chinese bron mogen geloven.
Volgens eerder opgedoken slides zal de architectuur ook een 'unified cache complex' hebben. De cache op een enkele chiplet wordt dus gedeeld met de verschillende cores op die chip, in plaats van dat de hoeveelheid cache wordt verdeeld over twee groepen rekenkernen.
Bron: RedGamingTech, Chiphell
