"AMD ontwikkelt net als Intel 3D-stacking van dram en sram"

Door , bron: Tom's Hardware


AMD is sinds het ontwikkelen van Zen druk in de weer met het schaalbaarder maken van chips, door meerdere chips naast elkaar te plaatsen. Intel had door dat de fabrikant het maken van monolithische chips niet lang meer vol ging houden bij de 'core-oorlog', waardoor het op de Intel Architecture Day aankondigde dat het een techniek aan het ontwikkelen is waarmee chips op elkaar te stapelen zijn. AMD lijkt hetzelfde te willen doen; de chipontwerper heeft op het Rice Oil and Gas HPC-conferentie (een conferentie over high-performance computing) een presentatie over de technologie gegeven.

Eén van AMD's topmannen, Forrest Norrod, vertelde dat de toename in de frequentie van moderne processors stil zal komen te liggen als er overgestapt wordt op nóg kleinere nodes (denk aan 5 en 3 nanometer), in sommige gevallen zal de frequentie zelfs achteruit gaan. Het is ook niet meer mogelijk om grotere chips te maken, en zelfs ontwerpen met meerdere chips in één package kunnen niet meer tweedimensionale ruimte huisvesten, doordat het package al zo groot is. Denk daarbij bijvoorbeeld aan de Threadripper-cpu's.

 

Maar AMD zit ook niet stil: het heeft al chips die op elkaar gestapeld kunnen worden, namelijk het high bandwidth memory. Daarbij werd tot nu toe het hbm naast de computing-delen geplaatst, maar Norrod verklaarde op de hpc-top dat het bedrijf nu de gestapelde delen bovenop de compute-gerichte delen wil plaatsen. Daarbij doelt het vooral op het dram en sram.

 

Daarbij verschilt het van een 'normale' package on package (PoP), waarbij twee chips simpelweg bovenop elkaar worden geplaatst. Het rekenkracht-intensieve gedeelte zit daarbij onderop, door de behoefte aan meer connectors. Maar de twee chips zijn niet direct aan elkaar geschakeld; ze dragen hun data over aan de hand van bga-connectors, die rondom de chip liggen.

In tegenstelling tot een PoP hebben de verschillende chips van een package met 3D stacking met elkaar verbonden door directe, verticale kanaaltjes genaamd through silicon via's. Deze zouden in het midden van de chip liggen, zodat de afstand tussen de bron en de bestemming zo klein mogelijk is. Want het verplaatsen van data kost veel energie, dus hoe kleiner de afstand, hoe minder energie er wordt verspild. Daarnaast is 3D stacking natuurlijk gunstig voor de dichtheid van de onderdelen: er past meer op hetzelfde oppervlak.

De topman gaf ook aan dat het werkt aan nieuwe manieren om chiplets te verbinden, zoals CCIX- en Gen-Z-interconnects. Meer details over chiplets en over 3D-chips wilde Norrod niet geven.

Een eerdere afbeelding van AMD's plan om chips op elkaar te stapelen.


Vandaag in het nieuws

*