Intel stapt af van ringbus: cores in Skylake-X en -SP communiceren via mesh netwerk

0 reacties

Voor de binnenkort verschijnende op servers en high-end desktops gerichte Skylake-SP en Skylake-X processors stapt Intel af van de sinds 2010 gebruikte ringbus architectuur, maar laat men de verschillende onderdelen van processor onderling communiceren via een mesh netwerk. Deze belangrijke aanpassing maakt Intel daags voor de introductie van Skylake-X bekend.

De ringbus deed voor het eerst zijn intrede in 2010 bij de Sandy Bridge generatie processors. Bij deze generatie had Intel voor desktops CPU's tot 4 cores en voor servers modellen tot 8 cores. De ringbus maakte het voor Intel relatief eenvoudig om chips met meer of minder cores te ontwerpen, doordat men extra cores met daaraan gekoppeld een stuk L3-cache als het ware als plakjes in een chipontwerp kon invoegen. De ringbus verbond alle onderdelen van de chip met elkaar. Deze ringbus werkt als een soort treinbaan met stations bij iedere core. Data kan via dit bidirectionele spoor van het ene chiponderdeel naar het andere verstuurd worden, waarbij transport van ieder station naar de volgende halte één klokslag in beslag neemt.


De ringbus deed voor het eerst zijn intrede bij de Sandy Bridge processors uit 2010 en maakte dat Intel eenvoudig chipvarianten met meer of minder cores kon uitbrengen.

De laatste jaren is het aantal cores binnen Intels server processors geëxplodeerd. De huidige Broadwell-generatie Xeon E5 v4 processors bieden tot 24 cores en zodoende moest men bij de laatste twee generaties zelfs al trucs uithalen door twee ringbussen te implementeren die via speciale knooppunten met elkaar verbonden worden. Die knooppunten hebben weer een extra latency van vijf klokslagen, wat maakt dat in het ergste geval - wanneer de core linksonder in de chip data nodig heeft uit het L3-cache geheugen dat is gekoppeld aan de core rechtsbovenin - er een latency is van maar liefst 14 klokslagen. Met nóg meer cores, wat Intel voor de huidige Skylake-generatie Xeon-processors uiteraard van plan was, zou de ringbus uiteindelijk te beperkend zijn geworden voor de prestaties.


Voor de 24 cores in Intels huidige generatie Broadwell Xeon-processors moest men al twee ringbussen toepassen.

Waar Intel bij de op desktops en laptops gerichte Skylake processors (met maximaal vier cores) nog steeds gebruik maakt van een ringbus, is dit voor Skylake server CPU's, waarbij men het aantal cores opnieuw wil verhogen, niet meer haalbaar. Vandaar dat Intel voor de nieuwe generatie server-CPU's is overgestapt op een nieuwe methode. Binnen de verschillende uitvoeringen van de Skylake server-chips zitten de cores in een soort Matrix-structuur, als een soort schaakbord dus, aan elkaar. Over dit schaakbord heeft men communicatielijnen aangebracht, zoals in horizontale richting als in verticale richting. Via dit zogenaamde mesh netwerk van communicatiekanalen kunnen de verschillende onderdelen van de chip communiceren, waarbij opnieuw iedere halte één klokslag latency met zich mee brengt. Doordat er nu veel meer communicatiekanalen in de chip zitten dan één of twee ringbussen, is de totale bandbreedte waarmee de chiponderdelen onderling kunnen communiceren aanzienlijk toegenoemen.

Het chipontwerp is nog altijd modulair; tussen de cores plaatst Intel links en rechts de geheugencontrollers en alle overige zaken, zoals PCI-Express controller en de verbindingen door communicatie met andere sockets worden bovenin de chip geplaatst. Zolang het aantal cores (minus twee voor de geheugencontrollers) maar in zo'n matrix past, kan Intel eenvoudig varianten met meer of minder cores produceren.Vermoedelijk zullen we bij de nieuwe Xeon-generatie net als bij de afgelopen generatie weer van doen krijgen met drie verschillende chipvarianten.


De Skylake server processors maken gebruik van een mesh netwerk.

Van één van de chip-varianten heeft Intel als onderdeel van de Skylake-X aankondiging al een die-shot wereldkundig gemaakt. Het gaat hier om een 18-core variant, waarbij we ook duidelijk de matrix van 4 x 5 cores met daarin de twee geheugencontrollers zien zitten (let wel; ten opzichte van het schema hierboven is de die-shot 90 graden linksom gekanteld). Aangezien de Skylake-X chips die in eerste instantie op de markt komen maximaal 10 cores hebben, ligt het voor de hand om te denken dat bij deze chips de cores in een 4 x 3 matrix zitten.


Een die-shot van het 18-core topmodel uit de Skylake-X-serie.

De introductie van de Skylake-X processors voor high-end desktops vindt komende maandag plaats. De server varianten, die als Xeon Scalable Family op de markt zullen komen, mogen we op een later moment verwachten.

« Vorig bericht Volgend bericht »
0
*